SDNoC 42: modelo de SDNoC baseada em otimização de caminhos mínimos
In this work, we developed a new network-on-chip architecture using softwaredefined networks; this architecture proved to be robust and capable of improving routing in a network-on-chip. The implementation consists of a software-defined network-on-chip architectural model, exploring the parallelis...
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| Outros Autores: | |
| Formato: | Dissertação |
| Idioma: | pt_BR |
| Publicado em: |
Universidade Federal do Rio Grande do Norte
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| Assuntos: | |
| Endereço do item: | https://repositorio.ufrn.br/handle/123456789/57146 |
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ri-123456789-571462024-01-03T18:29:20Z SDNoC 42: modelo de SDNoC baseada em otimização de caminhos mínimos SDNoC 42: Shortest Paths-Based SDNoC Model Avelino, Adelino Afonso Fernandes Kreutz, Márcio Eduardo http://lattes.cnpq.br/2391652420578725 http://lattes.cnpq.br/6374279398246756 Brito, Alisson Vasconcelos de Pereira, Mônica Magalhães http://lattes.cnpq.br/5777010848661813 Computação Latência Paralelismo Rede-em-chip definida por software Rede-em-chip CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO In this work, we developed a new network-on-chip architecture using softwaredefined networks; this architecture proved to be robust and capable of improving routing in a network-on-chip. The implementation consists of a software-defined network-on-chip architectural model, exploring the parallelism of control mechanisms using Dijkstra’s algorithm to find the best path in packet routing between switches. The approach proposes a significant improvement in communication latency by reducing the waiting time of packets in the controllers’ queue and exploring the network’s topological potential through the OpenFlow protocol. The results obtained are promising. Using the Dijkstra algorithm and increasing the number of cores makes optimizing communication latency in 100% of cases possible compared to the XY algorithm. Neste trabalho, desenvolvemos uma nova arquitetura de redes-em-chip com base nos conceitos de redes definidas por software. Esta arquitetura se mostrou robusta e capaz de melhorar o roteamento em uma rede-em-chip. A implementação consiste em um modelo de arquitetura rede-em-chip definida por software, explorando o paralelismo de mecanismos de controle usando o algoritmo de Dijkstra para encontrar o melhor caminho no roteamento de pacotes entre switches. A abordagem propõe uma melhoria significativa na latência de comunicação, reduzindo o tempo de espera dos pacotes na fila dos controladores e explorando o potencial topológico da rede através do protocolo OpenFlow. Os resultados obtidos são promissores, uma vez que o uso do algoritmo Dijkstra e o aumento do número de núcleos permitem otimizar a latência da comunicação em 100% dos casos em relação ao algoritmo XY. 2024-01-03T18:28:46Z 2024-01-03T18:28:46Z 2023-09-29 masterThesis AVELINO, Adelino Afonso Fernandes. SDNoC 42: modelo de SDNoC baseada em otimização de caminhos mínimos. Orientador: Dr. Márcio Eduardo Kreutz. 2023. 79f. Dissertação (Mestrado em Sistemas e Computação) - Centro de Ciências Exatas e da Terra, Universidade Federal do Rio Grande do Norte, Natal, 2023. https://repositorio.ufrn.br/handle/123456789/57146 pt_BR Acesso Aberto application/pdf Universidade Federal do Rio Grande do Norte Brasil UFRN PROGRAMA DE PÓS-GRADUAÇÃO EM SISTEMAS E COMPUTAÇÃO |
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Repositório Institucional |
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Computação Latência Paralelismo Rede-em-chip definida por software Rede-em-chip CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO |
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Computação Latência Paralelismo Rede-em-chip definida por software Rede-em-chip CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO Avelino, Adelino Afonso Fernandes SDNoC 42: modelo de SDNoC baseada em otimização de caminhos mínimos |
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In this work, we developed a new network-on-chip architecture using softwaredefined networks; this architecture proved to be robust and capable of improving
routing in a network-on-chip. The implementation consists of a software-defined
network-on-chip architectural model, exploring the parallelism of control mechanisms using Dijkstra’s algorithm to find the best path in packet routing between switches. The approach proposes a significant improvement in communication latency by reducing the waiting time of packets in the controllers’
queue and exploring the network’s topological potential through the OpenFlow
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