Proposta de implementação dos algoritmos de hash MD5 e SHA-1 em hardware reconfigurável

This work proposes two Application Specific System Processor (ASSP), one to the MD5 algorithm and other to the SHA-1 algorithm implemented on Field Programmable Gate Array (FPGA) Xilinx Virtex 6 xc6vlx240t-1ff1156. The throughput and the occupied area were analyzed for several implementations on...

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Detalhes bibliográficos
Autor principal: Santos Júnior, Carlos Eduardo de Barros
Outros Autores: Fernandes, Marcelo Augusto Costa
Formato: Dissertação
Idioma:por
Publicado em: Brasil
Assuntos:
Hash
FPGA
MD5
SHA-1
Processamento
CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA
Endereço do item:https://repositorio.ufrn.br/jspui/handle/123456789/25779
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spelling ri-123456789-257792019-01-30T02:31:04Z Proposta de implementação dos algoritmos de hash MD5 e SHA-1 em hardware reconfigurável Santos Júnior, Carlos Eduardo de Barros Fernandes, Marcelo Augusto Costa Cansian, Adriano Mauro Silva, Carlos Eduardo da Silva, Ivanovitch Medeiros Dantas da Roda, Valentin Obac Hash FPGA MD5 SHA-1 Processamento CNPQ::ENGENHARIAS::ENGENHARIA ELETRICA This work proposes two Application Specific System Processor (ASSP), one to the MD5 algorithm and other to the SHA-1 algorithm implemented on Field Programmable Gate Array (FPGA) Xilinx Virtex 6 xc6vlx240t-1ff1156. The throughput and the occupied area were analyzed for several implementations on parallel instances of those algorithms. The results showed that the hardware proposed for MD5 achieved a better throughput than those found in published articles and it was possible to implement 320 instances of the algorithm in a single FPGA. For the SHA-1 algorithm the throughput and the area occupied by the internal circuits on the chip were also surprising when compared with other papers. Several applications such as password recovery, password validation, and high volume data integrity checking can be performed efficiently and quickly with an ASSP for MD5 and SHA-1. This work also presents a comparative analysis of the energy consumption associated with execution of the MD5 and SHA-1 algorithms for three different hardware platforms, a microprocessor (µP) of 8 bits and 32 bits and the specific application hardware designed for each algorithm. Results of consumption estimation from the processing time (measured in the laboratory) show that the use of dedicated hardware presents significant gains in energy savings. Este trabalho tem como objetivo propor dois hardwares de aplicação específica (Application Specific System Processor, ASSP), sendo um para o algoritmo MD5 e o outro para o algoritmo SHA-1, ambos implementados em um Field Programmable Gate Array (FPGA) Xilinx Virtex 6 xc6vlx240t-1ff1156. As métricas utilizadas para verificar a eficácia das implementações foram a vazão dos dados (throughput), a área de circuito ocupada, e o consumo de energia. Na qual cada uma foi analisada para várias implementações em instâncias paralelas dos algoritmos. Os resultados mostraram que o hardware proposto para o MD5 alcançou um throughput bem superior aos encontrados em artigos publicados e foi possível implementar 320 instâncias do algoritmo em um único FPGA. Para o algoritmo SHA-1 o throughput e a área ocupada pelos circuitos internos no chip também foram surpreendentes. Várias aplicações como, recuperação de senha (por meio do ataque de força bruta), validação de senha e verificação de integridade de grande volume de dados podem ser executadas de forma eficiente e rápida com um ASSP para o MD5 e para o SHA-1. A métrica do consumo de energia foi avaliada por meio de uma análise comparativa com outras três plataformas de hardware distintas, sendo um micro-processador (µP) de 8 bits, um µP de 32 bits e os hardwares de aplicação específica projetados para cada algoritmo. Os resultados de estimativa de consumo a partir do tempo de processamento (medidos em laboratório) mostram que a utilização dos hardwares dedicados apresentam ganhos significativos de economia de energia. 2018-09-06T21:03:29Z 2018-09-06T21:03:29Z 2018-06-20 masterThesis SANTOS JÚNIOR, Carlos Eduardo de Barros. Proposta de implementação dos algoritmos de hash MD5 e SHA-1 em hardware reconfigurável. 2018. 74f. Dissertação (Mestrado em Engenharia Elétrica e de Computação) - Centro de Tecnologia, Universidade Federal do Rio Grande do Norte, Natal, 2018. https://repositorio.ufrn.br/jspui/handle/123456789/25779 por Acesso Aberto application/pdf Brasil UFRN PROGRAMA DE PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA E DE COMPUTAÇÃO
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Santos Júnior, Carlos Eduardo de Barros
Proposta de implementação dos algoritmos de hash MD5 e SHA-1 em hardware reconfigurável
description This work proposes two Application Specific System Processor (ASSP), one to the MD5 algorithm and other to the SHA-1 algorithm implemented on Field Programmable Gate Array (FPGA) Xilinx Virtex 6 xc6vlx240t-1ff1156. The throughput and the occupied area were analyzed for several implementations on parallel instances of those algorithms. The results showed that the hardware proposed for MD5 achieved a better throughput than those found in published articles and it was possible to implement 320 instances of the algorithm in a single FPGA. For the SHA-1 algorithm the throughput and the area occupied by the internal circuits on the chip were also surprising when compared with other papers. Several applications such as password recovery, password validation, and high volume data integrity checking can be performed efficiently and quickly with an ASSP for MD5 and SHA-1. This work also presents a comparative analysis of the energy consumption associated with execution of the MD5 and SHA-1 algorithms for three different hardware platforms, a microprocessor (µP) of 8 bits and 32 bits and the specific application hardware designed for each algorithm. Results of consumption estimation from the processing time (measured in the laboratory) show that the use of dedicated hardware presents significant gains in energy savings.
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